рефераты бесплатно
 

МЕНЮ


Основы цифровой техники

выполнение и операций умножения и деления двоичных чисел (т.е. всех четырех

арифметических действий), поскольку умножение представляет собой

последовательное сложение, а деление – последовательное вычитание. Примеры

выполнения этих операций приведены в табл. 3.

Таблица 3

[pic]

1.2 Двоичные сумматоры

Суммирование многоразрядных двоичных чисел А=anan-1…a0 и B=bnbn-1…b0

производится путем их поразрядного сложения с переносом между разрядами.

Поэтому основным узлом многоразрядных сумматоров является комбинационный

одноразрядный сумматор, который выполняет арифметическое сложение трех

одноразрядных чисел (цифр): цифры данного разряда первого слагаемого (ai),

цифры данного разряда второго слагаемого (bi) и цифры (1 или 0) переноса из

соседнего младшего разряда (pi). В результате сложения для каждого разряда

получаются две цифры – сумма для этого разряда (Si) и перенос в следующий

старший разряд (pi+1).

Условное графическое изображение одноразрядного сумматора и его таблица

истинности (функционирования) приведены на рис. 1.

|ai |bi |pi |Si|рi+|

| | | | |1 |

|0 |0 |0 |0 |0 |

|1 |0 |0 |1 |0 |

|0 |1 |0 |1 |0 |

|1 |1 |0 |0 |1 |

|0 |0 |1 |1 |0 |

|1 |0 |1 |0 |1 |

|0 |1 |1 |0 |1 |

|1 |1 |1 |1 |1 |

Рис. 1. Условное обозначение (а) и таблица

истинности (б) одноразрядного сумматора

Для синтеза схемы одноразрядного сумматора запишем выражения для Si и

pi+1 (выходов сумматора):

[pic] (1)

[pic] (2)

Схема одноразрядного сумматора, построенная в соответствии с

выражениями (1) и (2) приведена на рис. 2.

Многоразрядный параллельный сумматор может быть составлен из одноразрядных

сумматоров, число которых равно числу разрядов слагаемых, путем соединения

выхода, на котором формируется сигнал переноса данного разряда, с входом

для сигнала переноса соседнего старшего разряда. Такой способ организации

переноса называется последовательным. Пример построения 3-разрядного

параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа

перенос распространяется последовательно от разряда к разряду по мере

образования суммы в каждом разряде. При наиболее неблагоприятных условиях

переноса, например, при сложении чисел 11…11 и 00…01 будет иметь место

«пробег» единицы переноса через весь сумматор от самого младшего к самому

старшему разряду. Поэтому в наихудшем случае время распространения переноса

Тзд.р.пер.=n(tзд.р.пер.,

где tзд.р.пер. – время задержки распространения переноса в одном разряде;

n – число разрядов сумматора. Данный тип сумматора наиболее прост с

точки зрения схемы цепей распространения переноса, но имеет сравнительно

низкое быстродействие.

Более высоким быстродействием обладают сумматоры с параллельным

переносом, в которых сигналы переноса формируются во всех разрядах

одновременно. Этой цели служат специальные схемы ускоренного переноса.

1.3 Двоичные вычитатели

В п.1.1 была показана возможность замены операции вычитания двоичных

чисел операцией их сложения. Для этого уменьшаемое и вычитаемое

представляются в обратном или дополнительном кодах.

Рассмотрим примеры применения двоичного сумматора для выполнения

операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного

вычитателя, в которой вычитаемое представлено в обратном коде. Она

отличается от схемы двоичного параллельного сумматора (рис. 3.) включением

3-х инверторов, обеспечивающих преобразование двоичного числа B=b2b1b0

(вычитаемого) в обратный код и цепью дополнительного (циклического)

переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го

(младшего) разряда.

На рис. 4, б изображена схема 3-разрядного вычитателя, в которой

вычитаемое (B) представлено в дополнительном коде. Последнее достигается

подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого.

Необходимость в цепи циклического переноса при этом отпадает.

1.4 Двоичные сумматоры - вычитатели

Теперь, когда мы знаем, что двоичные сумматоры можно использовать как

для сложения, так и для вычитания, спроектируем схему универсального

устройства – сумматора - вычитателя, положив в ее основу схему вычитателя

(рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор,

достаточно временно (условно) исключить из нее 3 инвертора и на вход

переноса младшего разряда подать “0”. В преобразованном виде эта схема

(рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по

модулю 2). При подаче 0 на вход V логического элемента М2 информационные

биты каждого разряда двоичного числа b2b1b0 проходят через этот элемент без

инверсии. Таким образом, при установке 0 на управляющем входе схема

складывает двоичные числа a2a1a0 и b2b1b0. Результат появляется на выходных

индикаторах. Кроме того, логический 0 на управляющем входе V поступает на

вход переноса младшего разряда двоичного сумматора.

Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V

нужно установить уровень логической 1. В этом случае логический элемент М2

действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме

того, логическая 1 на управляющем входе поступает на вход переноса младшего

разряда двоичного сумматора.

2. Задание на лабораторную работу

2.1. Используя ЛЭ, расположенные на лабораторном стенде, спроектировать

схему и исследовать работу (снять таблицу функционирования) одноразрядного

сумматора.

2.2. Исследовать работу (снять таблицу функционирования) ИС 2-

разрядного сумматора К155ИМ2.

2.3. На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного

сумматора – вычитателя и выполнить следующие арифметические операции А+В и

С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в

табл.).

|№ бригады |1 |2 |3 |4 |5 |

|А |2 |3 |3 |4 |5 |

|В |2 |2 |3 |2 |1 |

|С |6 |7 |5 |5 |4 |

|D |5 |4 |1 |3 |4 |

3. Содержание отчета

Для каждого спроектированного и исследованного в соответствии с

заданием устройства должны быть приведены таблицы функционирования и

логические выражения реализуемых ими функций и схема устройства.

4. Контрольные вопросы

1. Представьте операнды (слагаемые – при сложении; уменьшаемое и

вычитаемое – при вычитании) в двоичном обратном коде и выполните

следующие операции:

а) (+7) б) (+8) в) (+3) г) (+13)

(+1) (-5) (+8)

(+10)

2. Представьте операнды в двоичном дополнительном коде и выполните те

же операции, что и в пункте 1.

3. Дайте определение одноразрядного сумматора и спроектируйте его схему

в ОФПН логических элементов. Сравните потребные для этого

аппаратурные затраты (количество ИС) с затратами, необходимыми для

схемы, приведенной на рис. 2.

4. Укажите достоинства и недостатки двоичных сумматоров с

последовательным переносом.

5. На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора -

вычитателя.

Лабораторная работа 5

Цифровые компараторы

Цель работы: изучение правил выполнения операции сравнения двоичных

чисел и исследование принципов построения цифровых компараторов.

1. Теоретические основы лабораторной работы

Компаратором (устройством сравнения) называют функциональный узел,

обеспечивающий сравнение двух чисел А и В. Если А и В – n-разрядные

двоичные числа, то компаратор именуют цифровым.

Простейшие компараторы формируют на выходе однобитовый сигнал

равенства, или неравенства сравниваемых чисел А и В. Эти отношения

используются как логические условия в микропрограммах, в устройствах

контроля и диагностики ЭВМ, в устройствах автоматики компараторы

используются для сигнализации о выходе величин за установленные пределы и

т.д.

Компараторы строятся на основе поразрядных операций над одноименными

разрядами обоих слов. Слова равны, если попарно равны все одноименные их

разряды. Признак (условие) равенства i-х разрядов сравниваемых слов А и В:

[pic] (1)

Условие неравенства i-x разрядов:

[pic] (2)

Схемная реализация приведенных условий изображена на рис. 1, а.

Схема n-разрядного компаратора на равенство показана на рис.1, б.

Более сложные компараторы выявляют не только факт равенства двух n-

разрядных чисел, но и сравнивают числа по значению. Такие компараторы имеют

три выхода: “A>B”, “A=B”, “AB позволяют

каскадировать несколько ИС компараторов для увеличения разрядности

сравниваемых чисел. Компаратор имеет три выхода результатов сравнения: A>B,

A=B и AB, A=B и AB, A=B и AB

A=B

AB

A=B

AB

A=B

A

Рис.3. Условное изображение

ИС компаратора К555СП1

(3)

М2

Канал связи или ЗУ

М2

(чет.

“0”- четность сохранилась –

ошибок нет

“1”- четность нарушена –

есть ошибка

а0

а1

а2

а3

Рис. 1. Схема применения контроля по четности

Рис. 2. Схемы свертки слова разрядности 8: пирамидального (а)

и ступенчатого (б) типов

б)

а0

а1

а2

(

(

(

а7

(неч.

(чет.

1

М2

( ( (

М2

М2

а0

а1

а2

а3

а4

а5

а6

а7

а)

(неч.

(чет.

1

М2

М2

М2

М2

М2

М2

М2

I0

I1

I2

I3

I4

I5

I6

I7

ЕЕ

M2

Рис. 3. Условное графическое изображение К155ИП2

М2

ЦУк

ЦУ

ук

у

0, (у=ук)

1, (у(ук)

х1

х2

хn

Рис. 4. Контроль дублированием

ЦУк

ЦУк

ЦУк

Х

(2

А

Y1

Y2

Y3

Y

a1

a0

[pic]

[pic]

Таблица 1

|А1 |Д0 Д1 Д2 |y |

|А0 |Д3 | |

|0 |0 * *|0 |

|0 |* |1 |

|0 |1 * *|0 |

|0 |* |1 |

|0 |* 0 *|0 |

|1 |* |1 |

|0 |* 1 *|0 |

|1 |* |1 |

|1 |* * 0| |

|0 |* | |

|1 |* * 1| |

|0 |* | |

|1 |* * *| |

|1 |0 | |

|1 |* * *| |

|1 |1 | |

* - значение входа не влияет

на значение у

Д0

Д1

Д2

Д3

[pic]

1

&

&

&

&

y

1

1

А0

А1

Д0

Д1

Д2

Д3

Е

Рис. 2. Схема мультиплексора “4-1”

[pic]

(3)

уi =

i = 0, 1, 2, …, n-1; (3)

[pic]

[pic]

А0

А1

А2

Д0

Д1

Д2

Д3

Д4

Д5

Д6

Д7

MS

8-1

а

b

c

+E

R

“1”

“0”

y

Рис. 6. Применение мультиплексора для

реализации логической функции

Таблица 3

|№ |a b |y |№ |a b |у |

| |c | | |c | |

|0 |0 0 |0 |4 |1 0 |0 |

|1 |0 |0 |5 |0 |1 |

|2 |0 0 |0 |6 |1 0 |1 |

|3 |1 |1 |7 |1 |0 |

| |0 1 | | |1 1 | |

| |0 | | |0 | |

| |0 1 | | |1 1 | |

| |1 | | |1 | |

[pic]

Таблица 1

|Tk |Qk |Qk+|

| | |1 |

|0 |0 |0 |

|1 |0 |1 |

|0 |1 |1 |

|1 |1 |0 |

Таблица 2

|Dk |Qk |Qk+|

| | |1 |

|0 |0 |0 |

|1 |0 |1 |

|0 |1 |0 |

|1 |1 |1 |

Таблица 3

|Rk |Sk |Qk |Qk+1 |

|(Kk)|(Jk)| | |

| | | |RS-тр|JK-тр|

| | | |. |. |

|0 |0 |0 |0 |0 |

|0 |0 |1 |1 |1 |

|0 |1 |0 |1 |1 |

|0 |1 |1 |1 |1 |

|1 |0 |0 |0 |0 |

|1 |0 |1 |0 |0 |

|1 |1 |0 |* |1 |

|1 |1 |1 |* |0 |

[pic]

S

СR

T

Q

Q

Информационные входы

Вход синхронизации

Рис. 3. Условное графическое изображение

синхронного RS-триггера

[pic]

[pic]

&

&

Q

Q

S

R

1

1

Q

Q

R

S

Рис. 6. Схема асинхронного RS-триггера на

ЛЭ “И-НЕ” (а), “ИЛИ-НЕ” (б)

а)

б)

[pic]

Таблица 4

|Rk |Sk |Qk+1|

|0 |0 |Qk |

|0 |1 |1 |

|1 |0 |0 |

|1 |1 |* |

Таблица 5

|Rk |Sk |Qk+1|

|0 |0 |* |

|0 |1 |0 |

|1 |0 |1 |

|1 |1 |Qk |

&

1

&

2

S

R

&

3

&

4

Q

Q

Рис. 8. Схема синхронного RS-триггера

D

C

[pic]

[pic]

[pic]

Т

t

Q

t

Рис. 12. Временные диаграммы T-триггера

[pic]р

[pic]

[pic]

Таблица 6

|Режим работы |Входы |Выходы |

| |Sk |Rk |Ck |Dk |Qk+1|[pic|

| | | | | | |] |

|Асинхронная установка|0 |1 |* |* |1 |0 |

|“1” | | | | | | |

|Асинхронная установка|1 |0 |* |* |0 |1 |

|“0” | | | | | | |

|Неопределенность |0 |0 |* |* |1 |1 |

|Запись “1” |1 |1 |[pi|1 |1 |0 |

| | | |c] | | | |

|Запись “0” |1 |1 |[pi|0 |0 |1 |

| | | |c] | | | |

Символ [pic] означает фронт синхроимпульса

Таблица 7

|Режим работы |Входы |Выходы |

| |Sk |Rk |Ck |Jk |Kk |Qk+1|[pic|

| | | | | | | |] |

|Асинхронная установка|0 |1 |* |* |* |1 |0 |

|“1” | | | | | | | |

|Асинхронная установка|1 |0 |* |* |* |0 |1 |

|“0” | | | | | | | |

|Неопределенность |0 |0 |* |* |* |1 |1 |

|Переключение |1 |1 | |1 |1 |Qk |Qk |

|Запись “1” |1 |1 | |1 |0 |1 |0 |

|Запись “0” |1 |1 | |0 |1 |0 |1 |

|Хранение |1 |1 | |0 |0 |Qk |[pic|

| | | | | | | |] |

Символ [pic] означает cрез синхроимпульса.

[pic]

[pic]

С

Qi

1разр. 2разр. 3разр 4 разр.

Рис. 4. Структура кольцевого регистра

Рис. 1. Суммирующий двоичный счетчик: а) схема,

б) временные диаграммы, в) условное изображение

С1

C2

S1

PE

DJ

0

1

2

3

RG

Q0

Q1

Q2

Q3

Рис. П1. ИС регистра К155ИР1

[pic]

Q3

Q2

Q1

Q0

[pic]

[pic]

Q0

Q1

Q3

Q2[pic]

[pic]

Q3

Q2

Q1

Q0

[pic]

Qi

*

[pic]

(1)

(2)

(3)

(4)

в)

в)

б)

а)

.

.

.

1

x1

x5

.

.

.

&

x1

x5

1

y=x1+(((+x5

.

.

.

“0”

x1

x5

.

.

.

“1”

&

y=x1(((x5

x1

x5

&

y=x1(((x5

[pic]

x1

x2

x3

x5

1

y=x1+(((+x5

[pic]

x1

x2

x3

x5

Страницы: 1, 2, 3, 4, 5


ИНТЕРЕСНОЕ



© 2009 Все права защищены.